Language/verilog HDL

Gate delay, net delay

나무길 2016. 11. 23. 08:32

Gate delay


게이트 지연은 논리 게이트의 입력에서부터 출력까지의 신호 전달지연(propagation delay)을 말한다. 하나의 출력에 대해 상승지연, 하강지연, 턴-오프(turn-off)지연 등 세가지의 지연 값을 지정할 수 있다.




net delay


net 지연은 net를 구동하는 구동자의 값이 변하는 시점에서부터 net의값이 갱신되는 시점까지 소요되는 시간을 의미하며, 상승지연, 하강지연, 턴-오프 지연 등 세가지의 지연을 지정할 수 있다.