Behavioral, RTL, Gate level

Three levels

Behavioral has the highest layer of abstraction which describes the overall behavior and is often not synthesizeable, but is useful for verification. (Abstraction 반대 : gate 수준(NAND, NOR etc))

RTL describes the hardware you want by implying logic. Defining flip-flops, latches and how data is transfered between them. This is synthesizable synthesis may alter/optimize the logic used but not behavior. Switching muxes for gates etc some times inverting signals to better optimize the design.

HDL 은 모든 하드웨어 언어를 싸잡아서 부른 말이다 (예를 들어 Verilog, VHDL, etc). 마치 컴퓨터 언어에 C__, Java, C언어 등이 있는거 처럼.

반면에 RTL 은 회로를 표현하는 방법. 쉽게 말해서 gate-level 에 있는 매우 밑단 언어를 좀더 상위 level로 바꾸어준 것이라 생각하면된다. 마치 assem을 C언어로 바꾼것 처럼. 당연히 gate-level 은 구체적이라 할 수 있고 register-transfer level 은 추상적이라 할 수 있다. 

이름도 분석해 보면 "register"은 C언어로 치면 하나의 메모리라고 볼 수 있고, "transfer"는 "이전하다". 즉 register 단계로 바꾸 놓았다는 뜻이라고 해석 할 수 있다. 그래서 gate를 register level로 바꾸었다고 해석 하자.

Verilog RTL implying a flip-flop :

logic a;    // logic is SystemVerilog, could be a 'reg'

logic k;    // Driven by RTL not shown

always @ (posedge clk or negedge rst_n) begin

if (~rst_n) begin

a <= 'b0';

end

else begin

a <= k;

end

end

Combinatorial Bitwise operators :

logic [1:0] n;

logic [1:0] m;

logic [1:0] result;

assign result = n & m;

Gate level is a design using the base logic gates (NAND, NOR, AND, OR, MUX, FLIP-FLOP). It does not need to be synthesized or is the output from synthesis. This has the lowest level of abstraction. It is the logic gates that you will use on the chip, but it lacks positional information.

Gate level verilog (same function as above) :

wire a;

wire k;

DFFRX1 dffrx1_i0 (

.Q (a),    //Output

.QN( ),     //Inverted output not used

.D( (k),     //Input

.CK(clk),     //Clk

.RN(rst_n)    //Active low async Reset

);

Combinatorial

logic [1:0] n;

logic [1:0] m;

logic [1:0] result;

AND2X1 and2x1_i0 (

.Y (result[0]),

.A (n[0]),

.B (m[0])

);

AND2X1 and2x1_i1 (

.Y (result [1]),

.A (n[1]),

.B (m[1])

);